華為半導體業務總裁何庭波在中科院科技論文預發布平台ChinaXiv上線《面向多層級電子系統的時間縮微理論》V2版本，這是「韜（τ）定律」自5月25日正式發布後首次重大內容更新，補充工程細節和實測數據。

韜定律提出以「時間縮微」替代「幾何縮微」，以系統性降低時間常數（τ）為目標，通過「邏輯折疊」等創新技術，持續壓縮信號傳播時延，不斷提升電晶體密度。這是大陸在全球半導體領域首次提出或能指導產業發展的新原則。

陸媒「快科技」分析V2版本的三個重點。一是將原有零散論述整合為完整內容，新增τ分層時空模型、LogicFolding邏輯折疊架構、鍵合界面截面、Unified Bus互連架構、Hi-ONE光引擎等核心技術的原理示意圖與實物剖面圖。

二是公開麒麟2026與基準晶片麒麟9030 Pro的電壓、工作頻率、歸一化功耗、晶片面積、功率密度等關鍵參數，用量產晶片的實際性能表現驗證韜定律的實際應用效果。

三是明確不同應用場景的技術迭代節點，在移動端場景補充了TSV從頂層金屬下移至M6層、多有源層堆疊等中長期演進路徑，給出了可落地的技術規劃節奏。

清華大學合聘教授闕志克日前指出，由於無法使用先進的半導體製造工藝，華為不得不尋求替代方案來降低導線延遲對先進晶片的性能影響，結果創建出以現有封裝設備、實現三維晶片的邏輯折疊技術。